( en | de | ru )

 

Disambiguierung von "de la Torre, Eduardo"

Autor der Publikation

KopierenLöschenDiese Publikation zur Ablage hinzufügen
Execution modeling in self-aware FPGA-based architectures for efficient resource management.

, , , , , und . ReCoSoC, Seite 1-8. IEEE, (2015)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

Martino La Torre

Hector la Torre

Luis La Torre

Silvia Eunice Gutiérrez de la Torre Julius-Maximilians-Universität Würzburg

Eduardo La Riega

 

Weitere Publikationen von Autoren mit dem selben Namen

Execution modeling in self-aware FPGA-based architectures for efficient resource management., , , , , und . ReCoSoC, Seite 1-8. IEEE, (2015)Fault Tolerance Analysis and Self-Healing Strategy of Autonomous, Evolvable Hardware Systems., , , , , und . ReConFig, Seite 164-169. IEEE Computer Society, (2011)A Modular Peripheral to Support Self-Reconfiguration in SoCs., , , , und . DSD, Seite 88-95. IEEE Computer Society, (2010)Power-aware multi-objective evolvable hardware system on an FPGA., , , und . AHS, Seite 61-68. IEEE, (2014)A Dataflow Implementation of Inverse Kinematics on Reconfigurable Heterogeneous MPSoC., , , , , und . CPS Summer School, PhD Workshop, Volume 2457 von CEUR Workshop Proceedings, Seite 107-118. CEUR-WS.org, (2019)Accelerating the evolution of a systolic array-based evolvable hardware system., und . Microprocess. Microsystems, (2018)A digital system to emulate wireless networks., , , und . IET Comput. Digit. Tech., 1 (5): 444-450 (2007)Evolvable 2D computing matrix model for intrinsic evolution in commercial FPGAs with native reconfiguration support., , , , , und . AHS, Seite 184-191. IEEE, (2011)Generic Systolic Array for Run-Time Scalable Cores., , , und . ARC, Volume 5992 von Lecture Notes in Computer Science, Seite 4-16. Springer, (2010)Automatic generation of identical routing pairs for FPGA implemented DPL logic., , , und . ReConFig, Seite 1-6. IEEE, (2012)