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A 76.7fs-lntegrated-Jitter and -71.9dBc In-Band Fractional-Spur Bang-Bang Digital PLL Based on an Inverse-Constant-Slope DTC and FCW Subtractive Dithering., , , , , , , , , und 1 andere Autor(en). ISSCC, Seite 78-79. IEEE, (2023)32.8 A 98.4fs-Jitter 12.9-to-15.1GHz PLL-Based LO Phase-Shifting System with Digital Background Phase-Offset Correction for Integrated Phased Arrays., , , , , , , , , und 5 andere Autor(en). ISSCC, Seite 456-458. IEEE, (2021)A 12.9-to-15.1GHz Digital PLL Based on a Bang-Bang Phase Detector with Adaptively Optimized Noise Shaping Achieving 107.6fs Integrated Jitter., , , , , , , , , und 4 andere Autor(en). ISSCC, Seite 445-447. IEEE, (2021)10.6 A 10GHz FMCW Modulator Achieving 680MHz/μs Chirp Slope and 150kHz rms Frequency Error Based on a Digital-PLL with a Non-Uniform Piecewise-Parabolic Digital Predistortion., , , , , , , , und . ISSCC, Seite 198-200. IEEE, (2024)A 9GHz 72fs-Total-lntegrated-Jitter Fractional-N Digital PLL with Calibrated Frequency Quadrupler., , , , , , , , , und 3 andere Autor(en). CICC, Seite 1-2. IEEE, (2022)A 68.6fsrms-Total-integrated-Jitter and 1.5µs-LocKing-Time Fractional-N Bang-Bang PLL Based on Type-II Gear Shifting and Adaptive Frequency Switching., , , , , , , , , und 3 andere Autor(en). ISSCC, Seite 1-3. IEEE, (2022)A 9.25GHz Digital PLL with Fractional-Spur Cancellation Based on a Multi-DTC Topology., , , , , , , , , und . ISSCC, Seite 82-83. IEEE, (2023)