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Disambiguierung von "Blott, Michaela"

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Synetgy: Algorithm-hardware Co-design for ConvNet Accelerators on Embedded FPGAs.

, , , , , , , , , , und . CoRR, (2018)

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Irene Blottner

Steffen Blottner

Stefan Blöttner

Gerhard Blottner

Annemarie Blottner

 

Weitere Publikationen von Autoren mit dem selben Namen

Synetgy: Algorithm-hardware Co-design for ConvNet Accelerators on Embedded FPGAs., , , , , , , , , und 1 andere Autor(en). CoRR, (2018)DarwiNN: efficient distributed neuroevolution under communication constraints., , , und . GECCO Companion, Seite 141-142. ACM, (2020)LogicNets: Co-Designed Neural Networks and Circuits for Extreme-Throughput Applications., , , und . FPL, Seite 291-297. IEEE, (2020)SYQ: Learning Symmetric Quantization for Efficient Deep Neural Networks., , , und . CVPR, Seite 4300-4309. Computer Vision Foundation / IEEE Computer Society, (2018)Evolutionary bin packing for memory-efficient dataflow inference acceleration on FPGA., , , und . GECCO, Seite 1125-1133. ACM, (2020)Debugging FPGA-based packet processing systems through transaction-level communication-centric monitoring., , und . LCTES, Seite 129-136. ACM, (2009)Dataflow architectures for 10Gbps line-rate key-value-stores., und . Hot Chips Symposium, Seite 1-25. IEEE, (2013)Architectural Comparison of Instruments for Transaction Level Monitoring of FPGA-Based Packet Processing Systems., , und . FCCM, Seite 175-182. IEEE Computer Society, (2009)Efficient Error-Tolerant Quantized Neural Network Accelerators., , , , , , und . DFT, Seite 1-6. IEEE, (2019)Performance vs. hardware requirements in state-of-the-art automatic speech recognition., , , und . EURASIP J. Audio Speech Music. Process., 2021 (1): 28 (2021)