Autor der Publikation

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

 

Weitere Publikationen von Autoren mit dem selben Namen

Efficient test length reduction techniques for interposer-based 2.5D ICs., , , , und . VLSI-DAT, Seite 1-4. IEEE, (2014)Fault Detection of Combinational Circuits Based on Supply Current., , , und . ITC, Seite 374-380. IEEE Computer Society, (1988)On Detecting Delay Faults Using Time-to-Digital Converter Embedded in Boundary Scan., , , und . IEICE Trans. Inf. Syst., 96-D (9): 1986-1993 (2013)Identification and Frequency Estimation of Feedback Bridging Faults Generating Logical Oscillation in CMOS Circuits., , und . IEICE Trans. Inf. Syst., 87-D (3): 571-579 (2004)A built-in test circuit for open defects at interconnects between dies in 3D ICs., , , , und . 3DIC, Seite 1-5. IEEE, (2011)New Class of Tests for Open Faults with Considering Adjacent Lines., , , , , , und . Asian Test Symposium, Seite 301-306. IEEE Computer Society, (2009)Test Data Reduction for BIST-Aided Scan Test Using Compatible Flip-Flops and Shifting Inverter Code., , und . Asian Test Symposium, Seite 163-166. IEEE Computer Society, (2010)Test Time Reduction for I DDQ Testing by Arranging Test Vectors., , und . Asian Test Symposium, Seite 423-428. IEEE Computer Society, (2002)Reducing Scan Shifts Using Folding Scan Trees., , , , und . Asian Test Symposium, Seite 6-11. IEEE Computer Society, (2003)Current Testable Design of Resistor String DACs., , , , und . ATS, Seite 399-403. IEEE, (2007)