Autor der Publikation

Modeling and estimating leakage current in series-parallel CMOS networks.

, , , und . ACM Great Lakes Symposium on VLSI, Seite 269-274. ACM, (2007)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

 

Weitere Publikationen von Autoren mit dem selben Namen

Evaluation of Digital Circuit Design by Combining Two - and Multi-Level Approximate Logic Synthesis., , , und . ISVLSI, Seite 1-6. IEEE, (2023)Soft Error Sensibility Window at FinFET DICE SRAM., , , und . LASCAS, Seite 1-4. IEEE, (2021)A Novel SPICE Model of Memristive Devices with Threshold Current Based Control., und . SBCCI, Seite 1-6. IEEE, (2018)Simple and accurate method for fast static currentestimation in cmos complex gates with interaction ofleakage mechanisms., , , , , und . ACM Great Lakes Symposium on VLSI, Seite 407-410. ACM, (2008)Reliability analysis of majority voters under permanent faults., , und . LATS, Seite 180. IEEE, (2016)Exploring BDDs to reduce test pattern set., , und . LATS, Seite 1-4. IEEE, (2017)A probabilistic model for stuck-on faults in combinational logic gates., , , und . LATS, Seite 39-44. IEEE, (2016)Routing Resistance Influence in Loading Effect on Leakage Analysis., , und . PATMOS, Volume 5953 von Lecture Notes in Computer Science, Seite 317-325. Springer, (2009)Evaluating Soft Error Reliability of Combinational Circuits Using a Monte Carlo Based Method., , , und . LATS, Seite 1-6. IEEE, (2022)Methods for Susceptibility Analysis of Logic Gates in the Presence of Single Event Transients., , und . ITC, Seite 1-9. IEEE, (2020)