( en | de | ru )

 

Disambiguierung von "Raina, Priyanka"

Autor der Publikation

KopierenLöschenDiese Publikation zur Ablage hinzufügen
Automating Vitiligo Skin Lesion Segmentation Using Convolutional Neural Networks.

, , und . ISBI, Seite 1-4. IEEE, (2020)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

Mohit Ajitkumar Raina

Robert Anton Rainalter

Priyanka Nannapaneni

Raina Yamamoto

Priyanka Shahi

 

Weitere Publikationen von Autoren mit dem selben Namen

Improving Energy Efficiency of CGRAs with Low-Overhead Fine-Grained Power Domains., , , , , , , , , und 1 andere Autor(en). ACM Trans. Reconfigurable Technol. Syst., 16 (2): 26:1-26:28 (Juni 2023)Amber: A 16-nm System-on-Chip With a Coarse- Grained Reconfigurable Array for Flexible Acceleration of Dense Linear Algebra., , , , , , , , , und 12 andere Autor(en). IEEE J. Solid State Circuits, 59 (3): 947-959 (März 2024)Amber: A 367 GOPS, 538 GOPS/W 16nm SoC with a Coarse-Grained Reconfigurable Array for Flexible Acceleration of Dense Linear Algebra., , , , , , , , , und 13 andere Autor(en). VLSI Technology and Circuits, Seite 70-71. IEEE, (2022)Simba: Scaling Deep-Learning Inference with Multi-Chip-Module-Based Architecture., , , , , , , , , und 7 andere Autor(en). MICRO, Seite 14-27. ACM, (2019)High-density analog image storage in an analog-valued non-volatile memory array., , , , , , und . Neuromorph. Comput. Eng., 2 (4): 44018 (Dezember 2022)Hardware Abstractions and Hardware Mechanisms to Support Multi-Task Execution on Coarse-Grained Reconfigurable Arrays., , , , und . CoRR, (2023)APEX: A Framework for Automated Processing Element Design Space Exploration using Frequent Subgraph Analysis., , , , , , , , und . ASPLOS (3), Seite 33-45. ACM, (2023)33.1 A 74 TMACS/W CMOS-RRAM Neurosynaptic Core with Dynamically Reconfigurable Dataflow and In-situ Transposable Weights for Probabilistic Graphical Models., , , , , , , , , und 3 andere Autor(en). ISSCC, Seite 498-500. IEEE, (2020)A 0.11 PJ/OP, 0.32-128 Tops, Scalable Multi-Chip-Module-Based Deep Neural Network Accelerator Designed with A High-Productivity vlsi Methodology., , , , , , , , , und 7 andere Autor(en). Hot Chips Symposium, Seite 1-24. IEEE, (2019)EMBER: Efficient Multiple-Bits-Per-Cell Embedded RRAM Macro for High-Density Digital Storage., , , , , , , , , und . IEEE J. Solid State Circuits, 59 (7): 2081-2092 (Juli 2024)