( en | de | ru )

 

Disambiguierung von "Higami, Yoshinobu"

Autor der Publikation

KopierenLöschenDiese Publikation zur Ablage hinzufügen
Algorithms to Select IDDQ Measurement Vectors for Bridging Faults in Sequential Circuits.

, , , und . J. Electron. Test., 16 (5): 443-451 (2000)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

Yoshinobu Kumazawa

 

Weitere Publikationen von Autoren mit dem selben Namen

On the fault diagnosis in the presence of unknown fault models using pass/fail information., , , , und . ISCAS (3), Seite 2987-2990. IEEE, (2005)On selection of adjacent lines in test pattern generation for delay faults considering crosstalk effects., , , , und . ISCIT, Seite 1-5. IEEE, (2017)Compaction of pass/fail-based diagnostic test vectors for combinational and sequential circuits., , , , und . ASP-DAC, Seite 659-664. IEEE, (2006)Formulation of a Test Pattern Measure That Counts Distinguished Fault-Pairs for Circuit Fault Diagnosis., und . IEICE Trans. Fundam. Electron. Commun. Comput. Sci., 103-A (12): 1456-1463 (2020)Maximizing Stuck-Open Fault Coverage Using Stuck-at Test Vectors., , , , und . IEICE Trans. Fundam. Electron. Commun. Comput. Sci., 91-A (12): 3506-3513 (2008)Discrimination of a Resistive Open Using Anomaly Detection of Delay Variation Induced by Transitions on Adjacent Lines., , , , und . IEICE Trans. Fundam. Electron. Commun. Comput. Sci., 100-A (12): 2842-2850 (2017)Comparative Evaluation of Bluetooth and Wi-Fi Direct for Tablet-Oriented Educational Applications., , , , und . ACIIDS (1), Volume 10191 von Lecture Notes in Computer Science, Seite 345-354. (2017)Test cost reduction for logic circuits: Reduction of test data volume and test application time., , , und . Syst. Comput. Jpn., 36 (6): 69-83 (2005)Partially Parallel Scan Chain for Test Length Reduction by Using Retiming Technique., , und . Asian Test Symposium, Seite 94-99. IEEE Computer Society, (1996)Simulation-Based Diagnosis for Crosstalk Faults in Sequential Circuits., , , , und . Asian Test Symposium, Seite 63-. IEEE Computer Society, (2001)