Autor der Publikation

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

 

Weitere Publikationen von Autoren mit dem selben Namen

Transistor Count Optimization in IG FinFET Network Design., , , , und . IEEE Trans. Comput. Aided Des. Integr. Circuits Syst., 36 (9): 1483-1496 (2017)DAG based library-free technology mapping., , , , und . ACM Great Lakes Symposium on VLSI, Seite 293-298. ACM, (2007)Simple and accurate method for fast static currentestimation in cmos complex gates with interaction ofleakage mechanisms., , , , , and . ACM Great Lakes Symposium on VLSI, page 407-410. ACM, (2008)Transistor-level optimization of CMOS complex gates., , , , , and . LASCAS, page 1-4. IEEE, (2013)Improving the methodology to build non-series-parallel transistor arrangements., , , , , and . SBCCI, page 1-6. IEEE, (2013)Probabilistic Method for Reliability Estimation of SP- Networks considering Single Event Transient Faults., , , and . ICECS, page 357-360. IEEE, (2018)Area-Aware Design of Static CMOS Complex Gates., , , , and . NEWCAS, page 282-286. IEEE, (2018)Switch level optimization of digital CMOS gate networks., , , and . ISQED, page 324-329. IEEE Computer Society, (2009)Maximizing Side Channel Attack-Resistance and Energy-Efficiency of the STTL Combining Multi-Vt Transistors with Current and Capacitance Balancing., , , , , , , , and . ISCAS, page 1-5. IEEE, (2019)Optimizing cell area by applying an alternative transistor folding technique in an open source physical synthesis CAD tool., , , , , and . LASCAS, page 355-358. IEEE, (2016)