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Disambiguierung von "Anders, Mark A."

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μRNG: A 300-950mV 323Gbps/W all-digital full-entropy true random number generator in 14nm FinFET CMOS.

, , , , , , , , , , und . ESSCIRC, Seite 116-119. IEEE, (2015)

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Mark A Nusselein

Mark A Awabdy

Mark A Nusselein

Mark Yampolsky

Maßnahmen zur Sicherung von E2E-QoS bei verketteten Diensten. Uni München, (2009)

Mark Schütte

Crf2 - ein neues Antigen von Aspergillus fumigatus. TU Braunschweig, (2009)
 

Weitere Publikationen von Autoren mit dem selben Namen

A 4-fJ/b Delay-Hardened Physically Unclonable Function Circuit With Selective Bit Destabilization in 14-nm Trigate CMOS., , , , , , , , , und . IEEE J. Solid State Circuits, 52 (4): 940-949 (2017)An 8.8GHz 198mW 16x64b 1R/1W variationtolerant register file in 65nm CMOS., , , , , und . ISSCC, Seite 1785-1797. IEEE, (2006)A 2.9Tb/s 8W 64-core circuit-switched network-on-chip in 45nm CMOS., , , , und . ESSCIRC, Seite 182-185. IEEE, (2008)A 7Gbps SCA-Resistant Multiplicative-Masked AES Engine in Intel 4 CMOS., , , , , , , und . VLSI Technology and Circuits, Seite 138-139. IEEE, (2022)2.4GHz, Double-Buffered, 4kb Standard-Cell-Based Register File with Low-Power Mixed-Frequency Clocking for Machine Learning Accelerators., , , , , , , , und . VLSI Technology and Circuits, Seite 22-23. IEEE, (2022)34.4Mbps 1.56Tbps/W DEFLATE Decompression Accelerator Featuring Block-Adaptive Huffman Decoder in 14nm Tri-Gate CMOS for IoT Platforms., , , , , , , , , und . ESSCIRC, Seite 90-93. IEEE, (2018)A 1.45GHz 52-to-162GFLOPS/W variable-precision floating-point fused multiply-add unit with certainty tracking in 32nm CMOS., , , , , , , und . ISSCC, Seite 182-184. IEEE, (2012)25.7 Time-Borrowing Fast Mux-D Scan Flip-Flop with On-Chip Timing/Power/VMIN Characterization Circuits in 10nm CMOS., , , , , , , , , und 4 andere Autor(en). ISSCC, Seite 392-394. IEEE, (2020)A 1.9Gb/s 358mW 16-to-256 State Reconfigurable Viterbi Accelerator in 90nm CMOS., , , , und . ISSCC, Seite 256-600. IEEE, (2007)A 4900×m2 839Mbps Side-Channel Attack Resistant AES-128 in 14nm CMOS with Heterogeneous Sboxes, Linear Masked MixColumns and Dual-Rail Key Addition., , , , , , , , , und 2 andere Autor(en). VLSI Circuits, Seite 234-. IEEE, (2019)